以下是特权同学《FPGA设计+实战演练》书中的描述：
一个正规的设计需要花费在验证上的工作量，往往可能会占到整个开发流程的70%左右。验证通常分为仿真验证和板机验证。
所谓testbench测试平台，详细地说就是给待验证的设计添加激励，同时观察它的响应是否符合设计要求。
初学者在刚接触仿真这个概念的时候，可能以为仿真只是简单地用一些开发软件自带地波形发生器产生一些激励，然后观察一下最后地波形输出就可以了。但是对于大规模地设计，用波形激励是不现实的，观察波形的工作量可想而知。例如，对于一个16位的输入总线，它可以有65536种组合，如果每次随机产生一种输入，那用波形岂不是“累死”人。再说对输出结果的观察，对应65536种输入就有65536种输出，看波形肯定让人眼花缭乱。所以，testbench应该有更高效的测试手段。
如图所示，设计的测试结果判断不仅可以通过观察对比波形，而且可以灵活地使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。总之，testbench的设计是多种多样的，它的语法也是很随意的，不像RTL级设计代码有那么多讲究，它是基于行为级的语法，很多高级的语法都可以在脚本中使用。但是使用verilog的验证脚本也有很多需要设计者留意的地方，它是一种基于硬件语言但又服务于软件测试的语言，所以常常游离于并行和顺序之间让人捉摸不透。不过，只要掌握好了这些关键点，则可以很好地让它服务于测试。
testbench地编写其实也没有想象中的那么神秘，简单地将其归纳为3个步骤：
• 对测试设计的顶层进行例化；
• 给被测试的输入接口添加激励；
• 判断被测试设计的输出响应是否满足设计要求；
相对而言，最后一步还要复杂一些，有时不一定只是简单地输出观察，可能还需要反馈一些输入值给待测试设计。
参考资料：
1、《FPGA设计+实战演练》吴厚航
